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时序约束后,程序最高的工作时钟问题

发布时间:2020-12-02 06:37:43  来源:大电流电感厂家   查看:
请教一下,FPGA由晶振输入的时钟,只是作为DCM输入,在其他各模块中没有用到,
自己最简单的程序,时序约束报最高工作时钟也是100MHz,查资料这款FPGA最快可跑四五百M,请教一下,为什么我最简单的一个程序只能跑100MHz,是否是晶振输入时钟的延时所限制了?
十分感谢


软件怎么会知道你的晶振有问题呢,所以软件报出来的是和你硬件无关的,你这个只能跑100M我猜是你的代码中逻辑电路路径太长了导致的!


最好贴上代码来看看


reallmy 发表于 2017-8-12 16:47
软件怎么会知道你的晶振有问题呢,所以软件报出来的是和你硬件无关的,你这个只能跑100M我猜是你的代码中逻辑电路路径太长了导致的!

小梅哥 发表于 2017-8-12 20:37
最好贴上代码来看看

不错,很好的经验分享,感谢

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