解析FPGA低功耗设计
另模压电感器一个层面是具体的实现方法，设计中所有吸收功耗的信号当中，时钟是罪魁祸首。虽然时钟可能运行在 100 MHz,但从该时钟派生出的信号却通常运行在主时钟频率的较小分量(通常为 12%~15%)。此外，时钟的扇出一般也比较高。这两个因素显示，为了降低功耗，应当认真研究时钟。 首先，如果设计的某个部分可以处于非活动状态，则可以考虑禁止时钟树翻转，而不是使用时钟使能。时钟使能将阻止寄存器不必要的翻转，但时钟树仍然会翻转，消耗功率。其次，隔离时钟以使用最少数量的信号区。不使用的时钟树信号区不会翻转，从而减轻该时钟网络的负载。
2)资源使用效率优化
资源使用效率优化是介绍一些在使用FPGA内部的一些资源如BRAM,DSP48E1时，可以优化功耗的方法。FPGA动态功耗主要体现为存储器、内部逻辑、时钟、I/O消耗的功耗。
其中存储器是功耗大户，如xilinx FPGA中的存储器单元Block RAM,因此在这边主要介绍对BRAM的一些功耗优化方法。
如图5中实例，虽然BRAM只使用了7%,但是其功耗0.6smd电感器01W占了总设计的42%,因此优化BRAM的功耗能有效地减小FPGA的动态功耗。
图5
下面介绍一下优化BRAM功耗的方法：
a)使用“NO CHANGE”模式：在BRAM配置成True Dual Port时，需要选择端口的操作模式：“Write First”,“Read First” or “NO CHANGE”,避免读操作和写操作产生冲突，如图6所示;其中“NO CHANGE”表示BRAM不添加额外的逻辑防止读写冲突，因此能减少功耗，但是设计者需要保证程序运行时不会发生读写冲突。
图6
图5中的功耗是设置成“Write First”时的，图7中是设置成“NO CHANGE”后的功耗，BRAM的功耗从0.614W降到了0.599W，因为只使用了7%的BRAM,如果设计中使用了大量的BRAM,效果能更加明显。
图7
b)控制“EN”信号：BRAM的端口中有clock enable信号，如图8所示，在端口设置中可以将其使能，模块例化时将其与读/写信号连接在一起，如此优化可以使BRAM在没有读/写操作时停止工作，节共模电感器省不必要的功耗。
图8
如图9所示为控制“EN”信号优化后的功耗情况，BRAM功耗降到了0.589W。
图9
c)拼深度：当设计中使用了大量的存储器时，需要多块BRAM拼接而成，如需要深度32K,宽度32-bit,32K*32Bit的存储量，但是单块BRAM如何配置是个问题?7 series FPGA中是36Kb 的BRAM,其中一般使用32Kb容量，因此可以配置成32K*1-bit或者1K*32-bit,多块BRAM拼接时，前者是“拼宽度&rdq电感器厂家uo;(见图10)，后者是“拼深度”(见图11)。两种结构在工作时，“拼宽度&rdqu电感生产厂家o;结构所有的BRAM需要同时进行读写操作;而“拼深度”结构只需要其中一块BRAM进行读写，因此在需要低功耗的情况下采用“拼深度”结构。
注：“拼深度”结构需要额外的数据选择逻辑，增加了逻辑层数，为了降低功耗即牺牲了面积又牺牲了性能。
图10
图11
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